巨頭英特爾（Intel）創始人之一Gordon Moore在1965年提出了業界著名的“摩爾定律（Moore's Law）”，大意為：集成電路上的元器件（例如晶體管）數目，每隔18個月至兩年便會增加一倍，性能也將提升一倍。摩爾定律在一定程度上反映了現代電子工業的飛速發展，但時至今日，隨著硅基晶體管的材料和制造工藝逐漸接近理論極限，這種“飛一般”的速度終于慢了下來。
科學家們想進一步縮小晶體管的尺寸，以在單位面積的芯片上集成更多晶體管，這樣芯片會變得性能更強而價格更低。碳納米管是目前替代硅材料的熱門之選，一些有關的工作也時常見諸報道，比如加州大學伯克利分校Ali Javey教授的柵極長度僅有1納米的晶體管（Science, 2016, 354, 99，點擊閱讀詳細），以及北京大學彭練矛-張志勇課題組的5納米碳納米管CMOS器件，將晶體管性能推至理論極限（Science, 2017, 355, 271,點擊閱讀詳細）。
不過，如果當前基于碳納米管的晶體管要實現最佳性能，它的尺寸甚至還要比硅基晶體管大，而現在最先進的所謂“14 nm制程工藝”硅基晶體管的實際尺寸（footprint）在90 nm左右。原因之一在于，這些基于碳納米管的晶體管為了降低接觸電阻，不得不使用長度在100 nm至200 nm的源極和漏極觸點。近日，IBM研究中心的曹慶（Qing Cao）等人在Science 發表文章，使用了一種新策略來制造碳納米管晶體管的觸點，在減小尺寸同時保持了較低的接觸電阻。為了保證在觸點間傳輸足夠的電流，他們在觸點之間設置了由數根平行半導體碳納米管（s-CNT）組成的陣列。最終制得的p-溝道晶體管，尺寸僅有40 nm，是目前報道的最小記錄。不僅如此，更值得稱道的是，電學測試表明這種新型s-CNT晶體管比現在的硅基晶體管更快更高效。
本文第一作者和通訊作者曹慶是本領域的知名青年科學家，2016年他還曾因在碳納米管基晶體管方向的相關貢獻，入選了MIT Technology Review 評選的“年度35歲以下創新35人”（35 Innovators Under 35，MIT TR35）[1]。
科學家已經知道，在晶體管中使用鉬觸點直接連接s-CNT的開放端部，可以將觸點長度縮短至10 nm左右，同時還能保持較低的接觸電阻。不過，問題在于相關工藝要求在850 ℃下的高溫退火，這對制備60 nm以下的溝道來說是災難性的，就算使用鉬，結構穩定性也很難保證。本文作者的解決方案是添加鈷，使得鉬-鈷合金與s-CNT的直接連接在較低溫度（650 ℃）下也能實現，在縮短觸點長度的同時保持較低的接觸電阻。溫度的降低，使得觸點在成型的同時，漏極-源極電極即使間隔小于20 nm也能保持結構穩定性。
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